Project-Pipeline

本仓库为《[HIT] 32位流水线CPU的设计与实践——Verilog实现》系列视频的参考代码仓库

视频链接：https://www.bilibili.com/video/BV1xzBHYgE3c/

05-09 分别对应了《CPU设计实战：LoongArch版》中的实践任务 05-09

《实战》实践任务部分的电子书：https://bookdown.org/loongson/_book3/

《实战》实践任务的测试环境：https://gitee.com/loongson-edu/cdp_ede_local

仓库解释

code：参考代码

report：参考实验过程

README.md：本文件

目录结构

repo
│
│  README.md
│
├─code
│  ├─goal 05
│  │      minicpu_top.v
│  │      regfile.v
│  │      tools.v
│  │
│  ├─goal 06
│  │      alu.v
│  │      mycpu_top.v
│  │      regfile.v
│  │      tools.v
│  │
│  ├─goal 07
│  │      alu.v
│  │      exe_stage.v
│  │      id_stage.v
│  │      if_stage.v
│  │      mem_stage.v
│  │      mycpu_top.h
│  │      mycpu_top.v
│  │      regfile.v
│  │      tools.v
│  │      wb_stage.v
│  │
│  ├─goal 08
│  │      alu.v
│  │      exe_stage.v
│  │      id_stage.v
│  │      if_stage.v
│  │      mem_stage.v
│  │      mycpu_top.h
│  │      mycpu_top.v
│  │      regfile.v
│  │      tools.v
│  │      wb_stage.v
│  │
│  └─goal 09
│          alu.v
│          exe_stage.v
│          id_stage.v
│          if_stage.v
│          mem_stage.v
│          mycpu_top.h
│          mycpu_top.v
│          regfile.v
│          tools.v
│          wb_stage.v
│
└─report
    ├─goal 05
    │      encode.xlsx
    │      goal 05.docx
    │
    ├─goal 06
    │      encode.xlsx
    │      goal 06.docx
    │
    ├─goal 07
    │      goal 07.docx
    │      signals.xlsx
    │
    ├─goal 08
    │      goal 08.docx
    │      signals.xlsx
    │
    └─goal 09
            goal 09.docx
            signals.xlsx