如下代码中,箭头所指信号2应该是1,vgein=0是无效的。  否则,L255行信号需要时intFilesNum+1位宽。 是的,这里应该是有问题,查看了参数intFilesSel0H使用到的所有位置,并对照verilog查看:  这里vgein假设是1,对应虚拟CPU 1,那么按照chisel实现,interFilesSel0H此时bit[3]有效,但是chisel如下代码调用中,选择的却是bit[2],建议将上面截图中的2改为1.  